Simulación de series temporales en verilog
La simulación funcional se refiere al proceso de verificar la exactitud de la lógica creada antes de implementar el diseño en el diseño.
La simulación de ubicación y enrutamiento anterior se denomina simulación funcional, e incluye simulación previa y posterior a la síntesis. La simulación antes de la síntesis está dirigida principalmente al diseño basado en el diagrama de bloques esquemático; la simulación después de la síntesis es adecuada tanto para el diseño esquemático como para el diseño basado en el lenguaje HDL.
2. Simulación de series de tiempo (possimulación)
La simulación de tiempo utiliza la información de retardo de los módulos y líneas proporcionada por el dispositivo después del diseño y el enrutamiento para evaluar realmente el circuito en el peor de los casos. caso. El simulador utilizado para la simulación de tiempos es el mismo que el usado para la simulación funcional, y los procesos e incentivos requeridos son los mismos, la única diferencia es que el diseño cargado en el simulador para la simulación de tiempos incluye el retraso de diseño en el peor de los casos basado en el; diseño de diseño real, mientras que en el diagrama de forma de onda del resultado de la simulación, la señal después de la simulación de sincronización se carga con retraso, pero la simulación funcional no.